亮点：本文援用地点：■   处理计划集成：将经由硅验证的 Magillem 5 跟 Semifore CSRCompiler 产物集成到下一代 “单一数据源”软件产物中，用于存放器治理跟软硬件接口主动化。■   实用于种种计划：履行效力最高晋升3倍，可扩大性晋升5倍，从简略的IoT装备到开始进的庞杂 AI SoC 的各种 SoC 跟 FPGA 计划均可实用。■   普遍的尺度支撑：在现有 IEEE 1685-2009 (IP-XACT) 尺度支撑的基本上，新增对 2014 跟 2022 版本的支撑，同时支撑 Accellera SystemRDL 尺度的 SystemRDL 2.0 版本，以实现更好的软硬件集成。努力于减速体系级芯片 (SoC) 开辟的当先体系 IP 供给商 Arteris 公司克日发布，正式推出用于SoC集成主动化的最新一代Magillem Registers技巧。该产物使计划团队可能实现软硬件集成流程的主动化，与公司自立研发的处理计划比拟，可将开辟时光收缩 35%，并能辅助计划团队应答计划庞杂性的挑衅，开释资本以推进新的翻新。Magillem Registers 是一款片面的存放器计划跟治理产物，可能准确地主动化软硬件接口（HSI），从而疾速开辟从IoT装备到庞杂的AI数据核心的多芯片体系级芯片（multi-die SoC）的芯片跟芯粒。该产物可辅助芯片架构师、硬件计划师、固件工程师、验证团队跟文档团队战胜庞杂性，满意及时、高效的跨本能机能团队相同需要。它经由过程同一的标准跟编译流程下降了尺度过期的危险，从而天生准确的计划。最新版的 Magillem Registers 以经由硅验证的 Magillem 5 跟 CSRCompiler 技巧为基本，旨在经由过程供给集成的单一数据源基本架构来标准、记载、实现跟验证 SoC 地点映射，从而简化跟优化任务流程。这种方式经由过程增进高效 IP 重用跟确保相干计划团队的分歧性来进步出产率。凭仗超越1,000 项语义跟语法检讨，Magillem Registers可确保高品质输出，验证第三方 IP、外部 IP 跟团体体系集成，从而明显下降芯片流片掉败的危险。别的，与手动处理计划比拟，智能主动化功效可将 HSI 开辟时光增加 35%，使开辟团队可能自负地应答紧急的名目限期。最新版的本 Magillem Registers 在机能、容量、尺度支撑跟易用性方面带来了明显晋升。与 Magillem 5 比拟，它的机能晋升高达 3 倍，可在多少分钟内编译数百万个存放器，同时主动天生可综合的存放器RTL 。它支撑的计划范围增添了 5 倍，能够从小型计划无缝扩大到包括数百万个把持存放器的超年夜型多芯片计划。Magillem Registers普遍支撑行业尺度，包含新增对 IEEE 1685-2022 (IP-XACT) 跟 SystemRDL 2.0 的支撑，同时兼容之前的版本。这加强了IP的重用性，扩展了与第三方 IP 供给商的兼容性，优化了 SoC 集成。易用性的加强进一步进步了团队的任务效力，供给了一个疾速、高度迭代的计划情况，包含简化输入、直不雅的文档导航、可定制的任务流程等功效，并经由过程进步的主动化打消了反复性的耗时且易犯错的手动义务。Magillem Registers 以出色的效力跟可扩大性满意了古代计划情况日益增加的需要。“因为70%以上的芯片须要版本迭代，对SoC团队来说，无效处理软硬件集成成绩曾经是一个相称年夜的挑衅，特殊是跟着AI逻辑注入所带来的庞杂性跟芯片范围的增加。”Arteris总裁兼首席履行官K. Charles Janac表现，“开辟AI SoC 跟 FPGA 本钱昂扬又耗时，因而主动化效力对本钱把持至关主要，咱们最新宣布的 Magillem Registers 可确保 SoC 工程出产率最年夜化，并明显下降名目危险。”Arteris的SoC集成主动化产物，包含Magillem Registers，旨在经由过程主动化应答庞杂性，开释团队出产力，放慢高品质芯粒跟SoC计划流程。